模型几周迭代一代，芯片却要锁死好几年。有人想用AI把设计流本身重做一遍。
VentureBeat报道，初创公司Architect Labs在论文中描述：两名人类架构师只写高层规格，其平台随后自动完成性能建模、数字硬件描述生成、测试验证、固件与内核；小型低功耗推理芯片Redwood在不到两周内落到FPGA，规格变更验证后可在48小时内回到FPGA。公司称各模块达到约95%代码与功能覆盖，且首版RTL从仿真到FPGA未发现bug。
性能对比需分清「已测」与「投影」。FPGA形态的Redwood Nano在250MHz上跑Qwen3 0.6B，平均约12.1 tokens/s；对照Jetson Orin Nano约28 tokens/s。相对英伟达的优势出现在假设的三星8纳米级实现投影：约49 tokens/s、功耗约1.335瓦对约2.59瓦，能效约3.4倍。团队还描述了把Qwen3部署在Redwood上、再用于改进加速器内核的早期闭环，并称正推进向台积电流片。
在流片与后硅验证完成前，这应读作设计方法学实验，而不是新产品上市。若闭环成立，意义在于硬件团队能跟着工作负载快迭代，而不是提前数年押注错误假设。